A belgiumi IMEC, a nanoelektronika legnagyobb független kutatóközpontja friss logikai útitervében a 2020–2040-es évekre előrevetíti azokat a félvezetőipari innovációkat, amelyekkel a Moore-törvény – ha lassulva is – életben marad. Az útiterv szerint a szub-1 nm-es gyártástechnológiák fejlesztése már zajlik, és az első komplementer FET (CFET) alapú, 0,7 nm-es node (A7) 2034 körül készülhet el fejlesztési szempontból, míg a 2D FET-ekre épülő 0,2 nm-es (A2) csíkszélesség 2043-ban, a 0,2 nm alatti technológia pedig 2046-ban válhat elérhetővé. A megadott évek nem a tömeggyártás kezdetét, hanem az adott eljárás fejlesztési ciklusának lezárultát jelzik.
Moore törvénye tovább él, de lassabban
A logikai skálázódás üteme érezhetően csökkent: 1998 és 2010 között az SRAM-cellák területe évente feleződött (évi 50%-os sűrűségnövekedés), 2010 óta viszont gyakorlatilag lineárissá vált a trend, így érdemi logikai zsugorodásról nem beszélhetünk. Az ipar viszont továbbra is nagyobb teljesítményt követel, amit a 2,5D/3D tokozási technológiák és a chipletek alkalmazása biztosít, ám ezeknek is határt szab a fogyasztás, a hőtermelés és a költségszint. Példaként a TSMC nemrég bemutatott System-on-Wafer (SoW) megoldása a meglévő CoWoS konstrukciót skálázza fel extrém számításigényű chipekhez. Ezzel párhuzamosan a hagyományos logikai gyártástechnológiák fejlődése sem áll meg.
A 2 nm alatti korszak
A Nanosheet FET-ek (GAA) korszakát a TSMC idei N2-es node-ja indítja, amely már sorozatgyártásban van. A 2 nm alatti technológiák 2025 végéig gyártáskész állapotba kerülnek. A TSMC az A16, A14, A13, A12 node-okat, míg az Intel a 14A-t és annak optimalizált változatait tervezi bevezetni. Az utolsó, még nanosheet alapú node a 2031 környékére várt A10 lesz, amely átvezet majd az 1 nm alatti érába.
Szub-1 nm: függőlegesen egymásra épített tranzisztorok
Az 1 nm alatti tartományban a CFET (Complementary FET) architektúra veszi át a főszerepet, amely a nanosheet technológiát úgy viszi tovább, hogy a p- és n-csatornás FET-eket vertikálisan egymásra rétegzi. Ezzel a cellaméret jelentősen csökken, a tranzisztorsűrűség pedig akár 80%-kal is nőhet. Az első CFET node a 0,7 nm-es A7 lesz 2034-ben, ezt követi az A5 (0,5 nm) 2036-ban, majd az A3 (0,3 nm) 2040-ben. A CFET-ek után a 2D FET-eké a jövő: itt a csatornaanyagok váltása 2D-s kristályokra új dimenziót nyit a sűrűségben. Az első 2D FET alapú node, az A2 (0,2 nm) 2043-ban, a 0,2 nm alatti (sub-A2) változat pedig 2046-ban jelenik meg az útitervben.
BEOL skálázás és anyagváltások
A fémhuzalozás (BEOL) folyamatosan finomodik. Jelenleg a Dual-Damascene és Single-Damascene eljárásokat használják 24–26 nm-es fémosztással, réz vezetőkkel. 2028-ig, az A14 node-ig ez 20–22 nm-re csökken. Az 1 nm körüli és az alatti node-oknál (A10-től kezdve) áttérnek a Semi-damascene / subtractive metallization módszerekre, ahol a rezet ruténium (Ru) váltja, szándékos légrésekkel és önillesztő viákkal. Ez kisebb ellenállást és kisebb „pazarolt” térfogatot eredményez. A 0,5 nm-es és annál kisebb node-okon már epitaxiális PtCoO₂ (platina-kobalt-oxid) rétegeket alkalmaznak zafír hordozón, ami ultrakis ellenállást és 12–16 nm-es fémosztást tesz lehetővé.
A BEOL átmenet legfontosabb mérföldkövei:
- 2025 (2 nm): 24–26 nm MP, Dual-Damascene, barriermentes viák (Cu, W, Mo)
- 2028 (A14): 20–22 nm MP, Dual-Damascene
- 2031 (A10): 18–20 nm MP, átmenet Semi-damascene-re, Ru levegőrésekkel és önillesztő viákkal
- 2034 (A7): 16–18 nm MP, Semi-damascene, Ru + levegőrések
- 2037 (A5 / A3): 12–16 nm MP, alternatív anyagok (pl. epitaxiális PtCoO₂)
Teljesítményellátás: az IVR beköltözik a tokba
Az energiaellátás terén az útiterv 2032-ig ígér változásokat. A jelenleg az alaplap NYÁK-ján található integrált feszültségszabályozók (IVR) először a NYÁK belső rétegeibe, a chipfoglalat alá költöznek 2026–2027 körül, így segítve a 48 V DC-ről 12 V DC-re, majd 0,8 V-ra való konverziót. 2028–2032 között az IVR már közvetlenül a chipcsomagoláson belülre kerül, ahol 2,5D MIM kondenzátorokkal és Can/SI teljesítmény-félvezetőkkel dolgozik. Hasonló elvet követ az Intel EMIB-T megoldása is, amely TSV-ken keresztül juttatja el a tápellátást a logikai rétegekhez.
A teljes útiterv azt üzeni, hogy bár a fizikai határok miatt a klasszikus tranzisztorzsugorítás üteme lassult, a 3D integráció, az új anyagok és az intelligens architektúrák még évtizedekig biztosítják a nagyobb sűrűséget, teljesítményt és hatékonyságot – elsősorban a MI, a HPC és a jövő technológiáinak kiszolgálására.
Forrás: WCCFTech
